锁相技术最早是为了单纯的锁相应用而提出来的，但现代集成电路的发展使得锁相电路在时钟电路方面的应用无疑为它提供了广阔的发展空间。锁相环作为现代时钟电路的重要组成部分，已经成为超大规模集成电路中必不可少的一个模块，数字集成电路中常采用锁相时钟产生电路来提供片内高速时钟。随着SoC技术的出现，作为IP建库的重要内容，对锁相环电路的研究和设计也具有了更加重要的意义。 本文分析了锁相环的原理和相关特性，主要包括相位/频率响应、稳定性和噪声特性等方面的分析，其中重点分析了系统的噪声特性，用于指导实际电路的信噪比设计。在此基础上选择了锁相环架构，用MATLAB对锁相环电路进行建模，确定了系统的各元件参数，确定系统的可行性。在锁相环的具体电路设计过程中，重点分析和论述了锁相环关键模块的设计过程，并对仿真结果进行了相关分析，可用于进一步的优化设计。最后，对整个锁相环的设计和研究进行了总结。 本论文的工作重点在于通过分析锁相环电路的噪声来源，研究造成实际电路的相位噪声和固定相位差的原因，采取措施在电路中消除或者减小相应噪声源的噪声。采取的措施如下，在锁相环中鉴频鉴相器的上拉和下拉信号到电荷泵控制信号的通路中加入延时控制单元，减小了由于控制信号延时不同造成的锁相环的相位噪声；在允许的输出频宽范围尽量降低压控振荡器的增益，减小了输入噪声和鉴频鉴相器的噪声影响；在电荷泵中采用共源共栅电流镜结构，并且加入导通能力强的旁通管，有效解决了电荷泵的电流失配和电荷共享的噪声等。 改进实现的压控振荡器线性调频范围可达8MHz～100MHz，锁相环相位噪声降低到-76dBc/Hz@10kHz，收敛时间小于8μs，满足USIM卡芯片的指标要求。 本文设计的锁相环采用中芯国际0.18μm 混合信号标准CMOS工艺实现，完成了全部电路的设计、仿真及版图的设计，通过了版图提取和后仿真，并已经提交流片。