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随着计算机和多媒体技术的快速发展,系统对互连总线技术的频率和带宽提出了更高要求。RapidIO系统互连技术以其高速率、低延迟和高可靠性在嵌入式系统领域得到了广泛应用。因此,设计RapidIO物理编码子层具有重要意义。本文针对MaPU处理器系统芯片的项目需求,重点研究实现符合RapidIO2.2协议规范的物理编码子层设计方案。RapidIO物理编码子层主要完成控制符号的添加和解析、数据包物理层字段封装、数据包的发送接收、链路训练以及错误管理等功能。本文根据功能要求以及设计指标,完成了RapidIO物理编码子层的整体架构设计、前端设计、仿真验证以及逻辑综合,主要内容包括以下几个方面。(1)论文在研究RapidIO2.2协议规范的基础上,重点对RapidIO物理编码子层的功能要求和设计指标进行了深入分析,确定了物理编码子层的整体架构设计方案,将物理编码子层按功能划分为发送通道、接收通道、链路训练以及错误管理四个部分。(2)根据自顶向下设计思想与模块化设计方法,完成物理编码子层的前端设计,发送通道包括控制符号产生模块、空闲序列产生模块、通道分摊模块、加扰模块、8B10B编码模块。接收通道包括Comma码检测模块、8B10B解码模块、解扰模块、通道合并模块、控制符号解析模块。链路训练包括通道同步模块、通道对齐模块、端口初始化模块。错误管理包括错误检测模块以及错误恢复模块。(3)开发RapidIO物理编码子层的仿真验证平台,完成物理编码子层的EDA仿真验证,并采用Systemverilog Assertion实现空闲序列时序断言,最后完成了FPGA板级验证。详细分析了发送通道、接收通道、链路训练以及错误管理的EDA仿真验证和FPGA板级验证的结果,结果表明本文设计的RapidIO物理编码子层实现了预期功能和性能指标。(4)基于TSMC0.13μm CMOS工艺,完成RapidIO物理编码子层的逻辑综合。根据物理编码子层的时序要求,完成物理编码子层的综合环境、时序约束和面积约束设计,最终得出综合面积、功耗以及时序报告。RapidIO物理编码子层逻辑综合面积约为1.06mm2,逻辑综合功耗为19.36mW,最高时钟频率为312.5MHz。