随着智能手机和可穿戴设备的普及，电子系统对续航能力的要求越来越高，同时，由于半导体制造技术和工艺的不断进步，芯片向高性能、高集成度发展，这两方面因素使得功耗问题在现代集成电路设计中日益突出。另一方面，时钟树功耗在芯片总功耗中所占的比重越来越大，达到40％之多。因此，时钟树功耗优化对低功耗设计意义重大。而多比特触发器(MBFF)能够有效降低时钟树功耗，并且兼容时钟门控技术，具有很高的研究价值。　　本文以布局后的多比特触发器功耗优化技术作为研究重点，避免了综合过程中由于物理位置不确定导致的性能退化和绕线拥塞。此技术能够最大程度地合并电路中的单比特触发器(SBFF)，大幅降低时钟树叶节点和缓冲器数量，达到功耗优化的目的。本文以台积电CLN65LP工艺的单比特触发器为参考，完成了多比特触发器单元的定制。为了减小多比特触发器在布局后对芯片时序的影响，本文设计了单元密度约束和时序裕量约束。在此基础上，针对有时序裕量的情况，利用位置可行域实现触发器的合并，并改进了合并顺序。而在时序裕量不足时，本文设计了一种利用引脚边界框进行触发器合并的方法，增大了替换率。在这之后完成了多比特触发器的自动生成。另外，本文设计了由时序驱动的布局再优化技术，即依据触发器的时序裕量设置信号权重，改善组合逻辑和时序逻辑的物理位置，使设计时序、单元密度和绕线拥塞得到进一步的优化。　　本文分别以ISCAS89基准电路和ALTAI商业芯片作为实验平台进行了测试验证和对比分析。结果表明，相较基于单比特触发器的传统后端设计方法，本文的布局后多比特触发器功耗优化技术在保持电路最高性能基本不变的前提下，时钟树功耗分别降低了21.03％和28.66％，芯片总功耗分别降低了13.67％和8.55％，同时标准单元总面积减小了2.4％和3.35％。