本论文首先介绍了国内外半导体工艺水平和集成电路设计方法的发展历史及研究现状，从我国当前集成电路产业的发展与世界先进水平存在差距的实际出发，提出了发展我国集成电路产业必须要解决的关键问题之一，即解决深亚微米超大规模集成电路设计中，由特征尺寸的缩小和芯片面积的增大带来的互连线延迟和信号完整性为主的深亚微米效应。 本论文针对深亚微米VLSI设计中出现的互连线延迟和信号完整性问题，首先分析了互连线延迟对电路性能的影响以及其影响因素，并进行了互连线的建模和寄生参数提取的分析；然后研究了信号完整性出现的原因及其内容，提出了优化互连线延迟和解决信号完整性问题的具体措施。并将这些措施成功应用于一种高性能嵌入式DSP芯片物理设计之中，完成了整个DSP芯片的物理设计，经过所有验证达到了预定的设计目标，现已流片。文章中采用的深亚微米物理设计流程主要包括：版图规划、预布局布线、时序和拥塞度驱动的布局、建立时钟树、布局优化、布线和电路验证等步骤。本论文的主要贡献包括：1) 建立了一套将逻辑综合与布局相结合的适用于0.18μm及以下的深亚微米集成电路设计流程；2) 分析并解决了0.18μm深亚微米集成电路设计中的信号完整性问题。 本论文提出的深亚微米物理设计流程及其信号完整性解决方案，具有普遍意义，适用于0.18μm及以下的高速大规模芯片设计。