NANDFlash的发展呈现下面两种趋势。第一，闪存单元存储的位数不断增加，从单级单元存储(SLC，SingleLevelCell)，多级单元存储(MLC，MultiLevelCell)，再到三级单元存储(TLC，TripleLevelCell);第二，闪存的工艺制程逐渐减小，从以前的72nm缩小到现在的19nm。这两种趋势都会导致原始出错率（RBER，RawBitErrorRatio）急剧增大，传统的BCH（BoseChaudhuriHocquenghem）码已经不能满足NANDFlash的纠错要求，低密度奇偶校验码（LDPC，LowDensityParityCheck）由于具有逼近香农极限的纠错性能以及解码可并行、低复杂度的特点，成为存储纠错领域研究的热点，在固态硬盘(SSD，SolidStateDisk)中有大量的应用。　　本论文研究了应用于NANDFlash纠错的LDPC编解码电路，完成了编码电路和解码电路的设计并进行了系统的验证，以确认编解码电路的性能和可靠性。在LDPC编码方面，首先通过对各个厂家NANDFlash的研究确定了本文设计的LDPC编解码电路所要达到的速度要求为190MB/s和纠错性能要求为320bit。然后通过对欧式几何域（EG，EuclideanGeometries）LDPC码构造方法的研究，生成了码长N为69615，码率R为0.9609的LDPC码校验矩阵，经过环搜索发现校验矩阵中没有短4环，从而保证了解码电路的纠错性能。由于传统LDPC编码算法的复杂度与码长的平方成正比，当码长较大时影响了编码速度，本文通过对近似下三角矩阵编码算法和贪婪置换编码算法的分析与对比，提出了复杂度与码长呈线性关系的编码方法。在LDPC解码方面，为了提高解码速度，本文采用8级并行解码并通过引入后验概率镜像存储单元实现解码流水线，使得解码速度相对串行解码提高了30倍。为了提高解码纠错性能，通过对NANDFlash信道的研究，针对浮置栅耦合、漏电、电压非对称分布和编程状态错误效应修改解码算法，使得解码纠错性能提高了20％。通过对软判决信息量化过程的研究，修改了变量节点的更新算法，从而消除了溢出误差，使得解码纠错性提高了14％。　　本文设计的LDPC编解码电路支持不同位宽和页大小的NANDFlash，从而保证了LDPC编解码电路的通用性。经过测试，编码速度达到196.21MB/s，解码速度达到198.3MB/s，可纠错329bit，达到了预期的设计目标。