随着便携式电子终端应用的高速发展,对模数转换器（ADC）的性能的要求不断提高。中高分辨率、低功耗和高量化速度的设计逐渐成为模数转换器设计的主要需求和挑战。目前的主流架构是电压域的流水线型模数转换器。但集成电路工艺遵循摩尔定律快速更迭,在先进纳米工艺下,低本征增益、低电源电压和低信号摆幅特性加大了高性能模拟电路设计的难度,导致电压域的流水线型模数转换器不能享受工艺提升带来的性能优势。近年来提出的时间域模数转换器,由于其优秀的工艺适配性,较低的功耗和较小的面积,成为本领域的研究热点。本文结合电压域和时间域的优势,基于28nm CMOS工艺,提出并实现了一种高速高能效电压时间混合域模数转换器。本文基于传统电压域模数转换器和时间域时间数字转换器的架构与特性分析,提出了本文的混合域模数转换器架构。系统为五级流水线架构,第一级为电压域的快闪型模数转换器,后四级为流水线型时间数字转换器,克服时间域模数转换器输入摆幅问题的同时又利用了时间数字转换器的高速高效优势。接下来介绍了关键模块的工作原理和设计要点,分析了采样保持电路的非理想效应,优化了快闪型模数转换器中的内插技术,减少了比较器数量,降低了校准难度。重点分析并优化了电压时间转换器的噪声来源和非线性误差、时间数字转换器中的孔径误差。基于系统性能需求与误差理论分析,本文采用一种新型采样保持电路,通过减小采样管栅端寄生电容,提高了采样精度,降低了采样时间,为整体模数转换器精度和速度指标的实现奠定了基础;在快闪型模数转换器中使用多级比较器,实现了低失调与低传输延时;基于高鲁棒性电流源提升了电压时间转换器电路的线性度;设计了一种高效时间寄存器,实现了时间域流水线数据处理,极大的提高了量化速度并降低了功耗和面积开销;流水线子模数转换的级间放大由时间放大器完成,功耗更低。基于28nm CMOS工艺,本文设计并完成1GS/s采样率12bit量化精度的电压时间混合域流水线型模数转换器的仿真验证与版图绘制,芯片面积为200um*250um2。后仿真验证结果表明,在1GS/s的采样速率,奈奎斯特输入的条件下,使用0.9V电源电压供电,整体功耗为14.2m W,SNDR达到65.9d B,SFDR达到78.7d B,有效位数达到10.65bit。