半导体工艺的不断突破带动了新一代高速串行总线的快速发展,PCIE串行总线以其传输速率快,系统拓扑简单等特点,在很多应用领域已经开始取代传统的PCI并行总线,尤其在时序方面进行了简化,但数据速率的增加导致了新问题的出现,为串行总线的信号完整性分析带来了新的挑战。速率达到5Ghz的高速PCIE2.0串行总线在信号完整性分析时要考虑更多的因素,除了传统的反射、串扰外,高速信号带来的介质损耗、趋肤效应、码间串扰和各种寄生参数已不可忽略。本文以Stratix IV GX系列FPGA开发板为模板,以Hspice和HyperLynx为仿真工具,抽取PCIE2.0子卡差分走线的S参数模型,通过背板和连接器搭接完整的数据收发通道,基于IBIS模型和加密Hspice模型分别进行仿真。两种仿真均生成接收端眼图,通过与PCIE2.0协议的眼图模板和时序预算进行比对,在通过6层背板上28inch以内带状线后经过预加重和自适应均衡后的结果完全符合PCIE CEM2.0协议要求,为高速串行信号完整性分析与测试提供了相应的参考依据。同时本文针对3.3V PCIE和12V PCIE电源完整性进行了分析,并利用Hspice对SSN进行建模和仿真,最终得出了片上去耦优于片外去耦的结论。