考虑到当前的5G通信的应用背景,世界无线电通信大会上就5G的通信频段做了新分袂,对E_band进行了新的划分,变为66GHz到76GHz,和81GHz到86GHz.本论文就针对通信芯片中的收发机模块中的关键部分锁相环进行了设计。本次设计的主要频段是从66GHz到76GHz。第一,论文从系统分析的角度对所提出的电荷泵锁相环系统架构进行了分析,并利用连续模型简化了分析难度。通过对锁相环中各个模块的分析,最后确定了PLL的传递函数。然后利用MATLAB来做系统的仿真,最后确定了锁相环各个模块的设计目标。第二,针对锁相环中每个模块的分析进行了总结。从结构的选取再到参数的优化,以及最后的版图布局。其中,QVCO的设计提出了利用缓冲器反馈的方式来优化相位噪声,这种方法相比于之前的直接电容反馈的办法,不但可以减小负载电容还可以提高优化相位噪声。而对于分频器的设计中,在第一级考虑到工作速率高的情况,使用了ILFD来作为第一级的分频器,随后采用3级CML分频器将频率分到低频,通过MMD分频输出到PFD,和参考频率进行比较。对于电荷泵采用了带有电压比较器反馈的结构,使得电流的匹配性能很好。环路滤波器的使用是根据环路稳定性和各个模块设计的要求综合确定的。第三,设计的芯片在TSMC65nm工艺上进行了流片生产,并通过扎探针的方式进行了测试。VCO测试的工作频率可以覆盖68.1GHz到73.8GHz,相噪可以达到-95dBc@1MHz。PLL的锁定相噪最好可以达到-93dBc@1MHz,功耗为37.1mW。