在互联网给人们带来了方便生活的同时,越来越多的接入设备,对支撑基础网络节点的交换设备提出了更加严格的要求。一方面,增长迅速的网络业务量要求网络交换设备具有更大的交换容量,另一方面,愈发多样性的网络环境要求网络交换设备具有强大的灵活性,并能够向后兼容。这种背景下,高速可重构的网络交换芯片成为了解决这些要求的必然选择,而解析器,是决定网络交换芯片性能上限的一个关键结构。本文介绍了一种用于百吉网络交换芯片的可重构解析器,该课题来自国家部委重大技术研究,目标是设计一种能够达到双向100 Gbps转发速率可重构高性能路由交换芯片XDNP,由于受到工作频率的限制,该芯片内部采用四路处理通路,单路最大线速为40 Gbps。因此,该解析器的设计目标为在312.5 MHz的工作频率下,达到吞吐率40 Gbps的设计目标。本文对传统状态机结构可重构解析器的工作原理和设计方法进行了研究,按照其原理设计并实现一个状态机解析器,但是在验证过程中发现其存在着诸多问题。一是由于其工作原理,导致的数据包在解析过程中存在着乱序的问题,需要专门增加调序模块调整顺序。二是在实现过程中发现,该结构时序性能差,占用资源多,在之后芯片工作频率更高,芯片资源寸土寸金的情况下,这样的设计明显是不合格的。因此,依据解析器工作的基本原理,本文设计了一种流水线结构的双通路解析器。不同于大多数流水线结构解析器设计时将整个“识别-匹配-提取”的过程置于同一个通路当中,该解析器将处理过程分为两条相对独立的通路,一条用于识别数据包中协议的协议识别通路,一条用于提取信息字段的字段提取通路,两条通路使用metadata实现信息交流。该解析器在设计过程中使用参数实现了同构设计,可以在可编程硬件上快速部署,此外,其匹配结构可以使用两种方式进行配置,大大提高了软件层面的可编程性。最后,本文对两种不同结构的解析器进行了三轮对比验证,分别是解析器-逆解析器的回环验证;将解析器置于XDNP当中进行前仿验证;解析器的FPGA原型验证。经过三轮对比验证,流水线结构解析器输出结果相比于状态机结构数据包更加有序稳定,而消耗的资源仅仅是状态机结构解析器的三分之一,并且在综合的过程中具有更好的时序特性,可以在更高的频率下工作获取更高的线速。