工业生产中通常采用减薄芯片结合提高基区电阻率(降低掺杂浓度)的方法来改善IGBT关断能耗Eoff与通态压降VCE(on)的折中关系，这不可避免地与IGBT抗动态雪崩设计产生矛盾。本文试图利用器件仿真工具，针对1200V级的硅槽栅IGBT，研究在这种设计思路下器件抗二度动态雪崩的漂移区设计极限、以及器件设计中背面掺杂和驱动电路中栅极电阻值对抗动态雪崩能力的影响，并研究在相同dv/dt关断下背面设计参数的选取与动态雪崩电流成丝现象的相关度，为着眼于改善Eoff与VCE(on)折中关系的芯片设计工作提供抗动态雪崩方面的基本的物理理解、基础数据和方向指导。　　首先通过对槽栅IGBT样品的扫描电镜(SEM)分析，得到基本结构参数。在此基础上，采用ISE TCAD数值仿真软件计算了184个不同的八元胞槽栅IGBT关断过程中的动态雪崩现象，通过对器件内部动态雪崩电流成丝信息的提取和精细分析，探究了导致电流丝化的动态雪崩机制，分析了不同漂移区厚度d和掺杂浓度ND对动态雪崩电流成丝程度的影响。根据这些仿真计算所得到的数据，在ND-d平面上定量确定了漂移区设计中的二度动态雪崩临界线，明确区分了二度动态雪崩区与安全区。同时，这些数据也可以转换为p-d平面上相应的临界线、雪崩区和安全区(p为漂移区电阻率)。这些数据为芯片的设计与研发提供了重要的和必要的参考。　　随后，又在此基础上调整场终止层和背P区掺杂(器件角度)以及栅极电阻值(驱动电路角度)，通过比较仿真所得到的内部电流密度和碰撞电离率的分布情况，探讨了不同背面设计及栅极电阻对上述二度动态雪崩临界线的影响。　　仿真结果表明，增大驱动电路中栅极电阻，会使临界线向压缩危险区的方向移动，相应的安全区范围变大；而在背面设计方面，在本文所给定的电路参数和结构参数调节范围内，降低背P区掺杂浓度和降低场终止层掺杂浓度这两种方案都有利于临界线向扩张安全区的方向变动，让原处于二度动态雪崩区的危险设计点变得安全。调低4倍发射区掺杂使不同元胞中电流密度对应峰值的最大值与最小值差分比例(差值与较小量之比)从149900％降至2900％(减小51.7倍)，同等情况下调低4倍场终止层掺杂能将差分比例至4900％(减小30.6倍)。同等倍率调节下，前者改善电流分布均匀性的效果更明显，但在应用条件需要避免高换相dv/dt时，采用后一种设计方案更为合适(前者易增大dv/dt)。而两种方案混合使用，优化效果反而会减弱。相同dv/dt关断下，弱发射区掺杂改善电流密度和碰撞电离率分布均匀性的效果非常突出，可分别将差分比例降低7078.7倍、39980倍。　　本文的仿真结果和相关结论，对1200V耐压等级的槽栅IGBT避免二度动态雪崩的漂移区设计和背面设计，以及探究制定根据应用条件而折中的抗动态雪崩设计方案取舍标准，具有重要的参考意义。