微处理器是片上系统的核心，随着半导体工艺的不断进步，其工作状态和性能决定着整个系统的处理性能。但随着数字电路集成度的增加，而外围管脚数量的限制，在芯片被封装后，从外部对其进行控制和观察很难，即使采用高档的自动测试设备也很难对某些测试点进行测试。为了能及时了解微处理器中是否存在故障并对故障进行分析，一种低成本、高效率可测性设计是必不可少的。　　 本文是针对于MPW实验室，基于ARM7指令集的微处理器核PKUS001SV进行的具有自测试功能的可测性设计。测试可按系统工作频率进行，且基于伪随机测试生成机制的内建自测试结构具有简单、高效的特点。本文所作的具体工作如下：　　 1.首先，对PKUS001SV的三级流水线结构进行分析。在通过分析该微处理器Verilog源代码的基础上，结合ARM处理器的架构特点，该文章对各个流水段的功能和逻辑进行分析和功能划分，并描述了各流水段的控制原理和数据处理。　　 2.其次，对内建自测试方法学进行了系统的研究和分析。对内建自测试的整体结构和各个功能部件进行比较研究，从实现难度，硬件开销等各个方面来选取适合本设计的设计方法和功能部件。　　 3.接着，提出了适合该处理器的内建自测试结构。采用基于原位内建自测试的方法学，提出了PKUS001SV微处理器3级流水内核的内建自测试结构。该结构和原有电路结构充分且有效地融合。由于每一级流水段的功能和电路特点会不一样，该文还分别对三级流水的内建自测试结构进行设计和分析，以求达到理想的故障覆盖率，并能够实现故障定位的功能。　　 4.最后，对整个设计结构进行能效和代价的分析。通过具体实例来验证该自测试系统是否能够检测和定位故障，并利用Seth模型推导出该自测试结构所能实现的故障覆盖率。通过对加入内建自测试结构的微处理器进行综合后，我们具体分析了该自测试结构所带来的硬件开销，并分析整个系统是否满足设计要求。