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随着集成电路的发展,工艺界制造水平日新月异,取得了长足进步,但是集成电路设计水平却跟不上飞速发展的制造工艺水平,这个“剪刀差”极大地制约了集成电路产业的进一步发展。因此片上系统(SoC,System on Chip)设计理念随之提出,即采用模块化设计思路,复用已有成熟的知识产权核(IP,Intellectual Property)。其极高的开发效率较短的产品面市时间使之成为集成电路设计主流,SoC芯片也被广泛应用到现代电子产品当中。但是SoC芯片的特点也带来了可测性设计和诊断方面的挑战,众多IP核的内嵌大大增加了测试和诊断难度。IP核种类繁多意味着测试所需手段的多样化;IP核内嵌意味着无法通过外部端口对其进行直接访问与控制,这便需要额外插入测试逻辑来提高电路的可控可观性能,增加了硬件开销;SoC芯片规模庞大、电路复杂则给故障诊断带来了极大挑战。为此,本文从以下几个方面开展SoC关键技术研究。1.面向SoC,设计并实现了集成压缩扫描链/逻辑内建自测试的混合电路:首先对集成扫描设计与逻辑内建自测试(Logic Build-in Self Test,LBIST)的可测性电路技术进行了研究,从高可靠性、硬件开销、测试向量生成时间和机台存储容量四个方面分析两者集成的必要性,基于EDA工具从两者结构上分析集成的可行性。面向实际SoC设计,设计并实现了混合压缩扫描链/逻辑内建自测试的设计流程,从工程实际证明该混合结构能正确完成扫描测试和逻辑内建自测试,并应用于机台测试。该技术能有效降低硬件开销、测试向量生成时间和机台存储空间。2.提出了一种SoC芯片内嵌IP核的扫描测试结构:对SoC芯片内嵌IP核的扫描测试结构进行研究;扫描测试长链结构方案上分析了 IP核扫描短链并长链原则。扫描压缩结构方案上从微观和宏观方面进行改进;微观方面,先进行IP核内同时钟域下短链串长链措施,以减少进压缩逻辑的扫描链数,降低压缩逻辑复杂性;宏观方面,增加IP核旁路机制,用单寄存器链来旁路IP核内扫描链以达到“欺骗”自动测试向量产生工具使向量生成过程顺利进行,该改进措施增加了测试方法多样性。综合考虑长链结构和压缩结构的优缺点,通过整合两套测试机制进一步改进扫描测试结构,使之可以进行三种模式测试:IP单独测试,IP旁路测试,并行测试,极大地增加了测试灵活性。最后针对仿真过程出现的问题,进行测试结构再改进,借鉴IEEE1500标准,插入一个简化的隔离结构,用于增强IP核端口的可控可观测性,同时减少IP测试验证迭代流程。3.基于扫描链的SoC芯片硅后实速故障诊断技术研究;本文提出了一种基于带压缩扫描链的多IP核实速故障诊断方法,并借助mentor diagnose工具和一款流片后的芯片实现了诊断流程,验证了该方法对于故障诊断定位的有效性。通过故障定位可以加速机台测试过程的收敛,同时分析芯片频率电压shmoo图,对临界值附近的故障诊断定位、隔离检验,可以为后续系列芯片频率提升起指导作用。