JPEG2000标准是联合图像专家小组提出的新一代静态图像压缩标准。与现有的JPEG标准相比，JPEG2000放弃了传统的以DCT变换为主的分块编码方式和Huffman编码，而采用了离散小波变换(DWT)为主的多分辨率编码算法和最优嵌入式块编码(EBCOT)等新技术，从而在相同编码图像质量下，JPEG2000的码流比JPEG节省了约一半。离散小波变换作为JPEG2000中的关键模块，其实现性能的好坏将直接影响JPEG2000的性能，因此研究DWT的高效硬件结构有重要的应用价值。　　 本文首先详细研究了JPEG2000的标准，着重研究了基于提升格式的离散小波变换的算法，对离散小波变换模块的硬件架构进行了设计，对模块进行了流水线、时序设计等，采用Verilog HDL实现了模块的RTL描述，并在经过Modelsim软件对RTL级设计进行验证后，在FPGA上进行了实现，并且通过编写MATLAB程序，与硬件数据流进行了按比特流比对，证明电路结构和设计仿真结果的正确性。　　 基于提升格式的DWT具有良好的比特率压缩性能和可伸缩编码特性，但现有结构具有资源占用大、效率低下等问题。本论文在DWT模块的硬件优化设计中，采用了基于流水线结构的一维离散小波变换结构，并且完成了二维多层离散小波变换，本设计采用了行列并行的算法，省去了中间存储，节省了面积，提高了硬件利用率，从而提高了整个系统的性能。