NAND闪存凭借其读取速度快、低功耗、体积小等优势,已广泛应用于各类电子产品和数据存储中心。但随着多电平存储技术的应用和半导体工艺进一步缩减,闪存存储单元间及单元间距进一步缩小,大大加剧了闪存单元间的干扰,直接影响NAND闪存的存储可靠性和使用寿命。目前,先进的LDPC差错控制码、信号预处理和信号后补偿处理技术已用来进一步提升多级电平NAND闪存存储的可靠性,但在低时延应用场景,需要进一步优化译码算法的迭代收敛速度以及信号处理算法的性能。本文结合多级电平NAND闪存信道下阈值电压分布的特性,研究低译码时延的快速迭代译码算法。此外本文结合多级电平NAND闪存的读写原理开展纠错技术的研究。通过搭建多级电平NAND闪存信道下的LDPC码差错控制仿真环境,分析快速迭代译码算法的译码时延和纠错技术的性能。本文具体的工作内容如下所示:(1)分析多级电平NAND闪存的物理结构、编程/擦除操作原理、数据读取原理以及主要噪声的特性,近似搭建多级电平NAND闪存信道模型。(2)了解LDPC码的基本原理、常用的译码算法以及能有效降低译码复杂度的加速迭代收敛速度的策略,并在加性高斯白噪声信道下比较不同译码算法的性能。(3)基于串行传递机制的最小和译码算法,提出了一种融合非均匀量化先验概率信息的快速迭代译码算法,并进一步提出一种融合阈值电压分布错误的概率信息的快速迭代译码算法。所提两种算法均通过处理信道信息来估计节点的收敛速度,能有效降低译码时延,并保持性能不变。(4)在闪存纠错研究上,根据闪存数据的读写机制以及高低页比特之间的关联关系,提出了一种通过相邻高页辅助改善低页的BP译码算法。此外,为防止闪存可靠度较高的比特位发生翻转,根据BP译码算法的信息传递机制提出了一种对校验信息增加可靠性权重的BP译码算法。所提算法可具有较好的性能提升。