论文部分内容阅读
在超高速应用中,传统的并行通信技术由于自身的非理想因素遭遇瓶颈,逐渐被传输速率更快、成本更低的串行通信技术取代。时钟数据恢复电路(CDR)是接收系统的核心单元,从接收到的伴有抖动的数据流中恢复出低抖动的时钟,为后续电路提供时钟信号,并利用该时钟对数据流再定时,恢复出眼图清晰的数据信号供后续电路处理。本文采用TSMC 65nm LP CMOS工艺设计了基于PLL型40Gb/s SerDes系统的半速率Bang-BangCDR,主要包括：正交压控振荡器(QVCO)、半速率Bang-Bang鉴相器(BBPD)、环路滤波器和缓冲器等关键模块。本次设计的目标是在减小芯片面积的基础上降低功耗,主要是从模块结构选择与改进和电路参数上进行优化。在理论上,本文详细分析了Bang-Bang CDR抖动特性,详细推导了抖动传输、抖动容限和抖动产生指标与环路参数的关系,并提出Bang-Bang CDR的设计流程。在电路设计上,QVCO由两个相同的尾电流偏置型NMOS交叉耦合对的LC-VCO反相耦合构成,以减小寄生参数和工作在更高的频率,并对LC谐振腔的Q值、VCO调谐范围与线性度进行优化。对半速率BBPD结构进行改进,以提高正交时钟信号负载的对称性并减小正交时钟信号的负载电容。其中,锁存器采用伪差分结构以提高电路工作速度,时钟管采用高阈值管以实现电路级联,并对其中的D触发器结构进行改进,降低功耗的同时提高电路工作速度。同时,BBPD中的异或门采用对称结构,消除了两输入信号路径不对称问题,并与电流比较器构成对称的电流传输结构,取代了传统的电压传输结构,提高整体电路的工作速度。在版图设计上,采用深N阱等技术以减小噪声耦合干扰,优化抖动性能。后仿真结果表明：在TT工艺角下,QVCO可实现1937GHz-20.71GHz的调谐范围,在2OGHz附近可实现相位噪声为-102.53dBc/Hz@1MHz,正交时钟信号相位差为90.95°；CDR实现了正确的时钟恢复和1：2数据分接,其中,时钟抖动为1844ps (0.037UI),数据抖动为3.146ps (0.063UI).