随着电子封装技术向更小和更高密度方向发展,三维封装方式应运而生。叠层芯片封装提高了封装密度,减小芯片之间的互连长度,使器件的运行速度得到提升,另外还可以通过芯片叠层实现器件功能的多样化,因此叠层芯片封装技术得到越来越多的应用。但是电子封装集成度的迅速增加,必然对封装材料的热传导性能、介电性能、耐高温性能等方面提出更高的要求,需要研究和开发与新的封装技术相适应的新型封装材料。与此同时,电子封装向高集成、高密度的发展,电子组件所承载的力学、热学、电学负荷越来越高,因此电子封装的可靠性验证及研究就显得尤为必要。三维叠层芯片封装技术需要考虑如何将多个芯片叠放到一起,因此关键是如何进行芯片与框架的粘贴,芯片与芯片的粘贴,芯片与塑封料的粘接,以及芯片与芯片之间电路的焊线连接。叠层芯片封装需要减薄芯片的厚度,这样做的目的是在芯片数量增加的情况下保持塑封体厚度不变,从而不必对封装工艺进行大变动。然而芯片厚度的减小会带来一些问题,包括芯片刚度的降低,在封装过程中由于需要进行加热以及机械传输,产生的应力容易使芯片发生变形和断裂。另外,叠层芯片整体厚度增加会导致芯片到塑封体表面的距离减小,水汽更容易侵入芯片和塑封料界面,导致分层的产生和扩展。本论文首先在分析了叠层芯片封装的特点之后,总结出工艺难点,包括晶圆研磨后应力发生翘曲和断裂,芯片的粘贴,低弧度引线键合,封装的潮敏感级别等,并根据这些结论设计实验参数和方案。然后通过传统环氧树脂芯片粘合剂和环氧树脂薄膜两组芯片间的粘贴材料,使用成熟的TSOP(Thin Small Outline Package)封装形式,设计封装流程,选择材料和设备,安排叠层封装工艺实验。然后通过封装制程控制计划,对相应封装工艺进行跟踪,封装完成后使用X射线和C-SEM检测,进一步确认叠层芯片封装的失效机制,提出工艺的改进方案。最后使用经过工艺优化后的合格叠层芯片封装样品进行可靠性验证和研究,包括预处理测试、恒温恒湿测试、高速加速应力测试(非偏置)、高温存放实验和高低温循环测试。最后通过分层失效机理的分析,进一步提出产品可靠性的优化方案。