神经网络相关的研究是计算机研究领域的热点问题,分析这一领域的发展脉络,我们不难发现神经网络模型的计算量在不断地攀升。随着移动计算设备的发展,神经网络的推理正在越来越多的发生在边缘计算的场景中,但是网络层数越来越深的模型依然对嵌入式计算设备的功耗和任务地实时性提出了严峻的挑战。在这种背景下,神经网络加速器相关的研究在快速地推进,基于FPGA的加速器相比于传统的GPU具有更好的能效比。得益于FPGA的可编程性,基于FPGA的加速器可以快速迭代以适应快速发展的神经网络模型。基于FPGA的神经网络加速器主要有两种类型,一种是为确定的神经网络模型进行硬件加速器的设计空间探索。另一种是基于指令驱动的通用神经网络加速器,这种加速器的硬件结构的是相对固定的,依靠神经网络编译阶段的自动探索生成指令序列,加速器执行指令完成各种神经网络的推理任务。通用神经网络加速器在实际应用中更容易得到推广,它更能够灵活地适应任务的变化。因此有很多研究围绕优化通用神经网络加速器的性能展开,提升性能的最直接的方式是设计更高效的计算单元和探索更优的神经网络编译方案。本文对一种基于FPGA的神经网络加速器的单核性能和多核并行执行的性能表现进行了细致的分析。基于性能分析,本文提出了两种多核卷积神经网络加速器执行策略,这两种执行策略缓解了多核神经网络加速器面临的访存延迟和计算能力利用率低的问题,即使不依靠计算设备的进步和编译工具链的优化,通过合理的任务调度也可以在现有的软件和硬件平台上提升任务的处理效率,同时本文的研究也会为计算设备和编译工具链的改进带来启发。本文使用XILINXDPU（Deeplearning Processing Unit,深度学习处理单元）IP核作为研究对象,在以模型结点为单位的尺度上分析其单核性能表现,并且总结了模型结点的计算量和访存数据量与执行时间的相关性以及不同模型结点在不同配置的DPU核心上计算能力利用率的变化规律。本文还对DPU的多核并行执行的性能进行了分析,主要研究了多核心并行执行面临的访存延迟效应。利用性能分析过程中收集的大量数据,构建了一种基于机器学习的模型结点执行时间预测模型。本文提出了缓解访存延迟效应的高访存带宽错峰执行策略和提高计算能力利用率的异构多核分段流水线执行策略。实验结果表明,执行时间预测模型的误差为3.64%,高访存带宽错峰执行策略能够带来5.79%的性能提升,异构多核分段流水线执行策略能够带来13.5%的性能提升。