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在模数转换器中,模数转换器(ADC, Analog Digital Converter)的精度和速度一直是系统性能的关键指标,随着各项应用与需求的高速发展,模数转换器也在不断的追求着更快的速度和和更高的精度。采样数据经过信噪比提升系统的处理,可以用较少的数据位数,在一定的带宽内,达到与高数位数据相同的信噪比(SNR, Signal Noise Ratio),对于通信接收机等应用系统具有重要的意义。本文首先分析了低数位条件下信噪比提升技术的工作原理,给出了低数位条件下信噪比提升系统的实现方案和数学模型；然后基于MATLAB环境,搭建了低数位条件下信噪比提升系统的仿真平台,利用该仿真平台,结合理论和实测数据,在各种滤波器结构下对系统进行了大量的验证优化工作；通过模型仿真,解决了理论推导的线性假设与实际模型的非线性之间的差异性,寻找到实用的系统设计解决方案；之后,运用非均匀零点法,根据不同应用场景的需求,在250MSps采样率下,实现了具有四种不同带宽的、针对14bitADC的滤波器模型,其中包括11bit输出90MHz带宽、9bit输出40MHz带宽、9bit输出75MHz带宽模型,并创新性的实现了一种应用于双基带传输的双45MHz带宽模型,如果只要求25%的信号带宽,那么可以实现从14bit到6bit的压缩级别。接下来,在FPGA硬件平台中,利用硬件描述语言Verilog,实现了系统的硬件结构。在FPGA设计中,通过零延迟高速FIR滤波器结构,解决了硬件反馈环路中的系统时延难题；通过对滤波器系数字长的大量仿真,确定了兼顾硬件资源和运算精度的定点系数；通过人为干预布局布线、针对滤波器系数特点进行优化、调整滤波器结构等方法,克服了多种影响系统硬件速度的难题。硬件完全实现了在250MSps采样率下的、具有4种工作模式的低数位条件下信噪比提升系统。测试结果表明,系统达到了预计指标。并且相关硬件描述语言verilog代码可以用于ASIC设计之中,对相关ADC芯片的设计具有重要的意义。