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随着集成电路规模变得越来越大，在实际生活当中，原有的专用集成电路已经不能满足数字电路开发中日益复杂的设计要求。而FPGA的出现将数字电路的应用推向了高潮，在对FPGA芯片结构进行不断改进的同时，开发和设计与之相对应的EDA软件也显得尤为重要。装箱作为整个EDA软件流程中关键的一步，直接影响着经过软件处理后电路的实际性能，而现有的装箱算法都很难同时对电路的最终延迟和面积质量进行提高。本文通过探究在整个装箱过程中影响电路性能的主要因素，在分析并研究现有的装箱算法的基础之上，提出了一种适用于FPGA层次结构的新型装箱算法。由于装箱过程一般分为两个阶段：BLE的种子选择和CLB的填装。因此本文所提出的装箱算法分别对这两个阶段进行了深入的分析，研究在这两个阶段当中哪些操作会对最终电路的性能产生影响，并对这些操作进行了相应的改进从而设计出新的装箱算法。与现有的装箱算法相比，采用本文所提出的装箱算法使得完成装箱操作后所得到的电路运行时间更短，消耗FPGA芯片上的资源更少。