随着集成电路技术的不断发展,依靠增加单核处理器结构复杂度与提高工作频率来提升微处理器性能的方法出现了收益递减现象。片上多处理器以其强大的线程级并行处理能力,高效的资源利用率,良好的设计扩展性成为微处理器设计发展方向。片上多处理器技术带来的核间数据交换与存储层次结构的变化,直接影响到处理器芯片的性能和编程模式。因此,多核共享存储机制和线程并行编程机制的研究成为提高多核结构效能的关键问题之一。事务存储正是为了解决多处理器共享存储并行编程困难问题而提出的,利用事务的原子特性进行编程,程序员只需关注哪里需要添加原子性操作,而不是怎么保证这样的原子性,从而降低了并行编程的难度。本文从系统角度综合考虑硬件事务存储的发展趋势与面临的挑战,重点研究处理器硬件事务存储微结构,支持高速缓存一致性与事务存储的存储结构及其片上多处理器系统仿真验证平台。首先,针对硬件事务存储结构进行逻辑实现的发展趋势,本文提出一种基于嵌入式处理器微体系结构进行的硬件事务存储扩展设计方法。融合处理器流水线与存储结构,采用模块化的结构设计,探索事务存储结构对处理器微体系结构及关键路径的影响。我们主要针对处理器存储执行单元、流水线控制单元以及指令译码单元进行修改扩展设计,并且通过设计事务存储硬件指令,为软件人员提供事务并行编程接口。逻辑综合结果表明,硬件事务存储微结构扩展设计,在片上存储单元配置占总面积65%的嵌入式处理器基础上,共增加21%面积与18%功耗开销,而不会改变处理器的关键路径,对处理器结构影响较小。为硬件事务存储在处理器微结构上进行逻辑实现提供解决方案。其次,针对锁同步机制与事务存储机制并存现状,本文提出一种支持高速缓存一致性与硬件事务存储的TMESI目录协议。在嵌入式处理器结构上,通过数据缓存状态标志位的扩展,以及存储流水线控制单元的设计优化实现对TMESI协议的支持。利用片上互连网络设计构建同构8核共享存储架构实验平台。使用数据库类型的售票系统微程序以及科学计算核心算法程序,分别采用锁同步机制与事务存储机制进行编程,实验结果表明,TMESI协议的事务存储机制相比于普通事务存储机制,对于不同特性的应用程序有1%～17%的性能提升。对于售票系统这类数据依赖关系不明确的程序,事务存储能够发挥其推测执行的优势,相比于锁同步机制具有更好的并行性能；而对于具有明确数据依赖关系的科学计算核心算法程序,粗颗粒度锁同步机制与事务存储机制的性能基本相当,而细颗粒度锁相比事务存储并行性能表现更好,最多能够有14%的性能提高。最后,针对规模日益扩大的片上多处理器系统对于仿真验证工具的仿真速度、准确性与扩展性要求不断提高的需求,本文提出基于多片FPGA的硬件验证平台设计。根据所设计的基于片上网络互连的多核系统特点,采用将处理器与片上互连网络分开映射到不同FPGA的划分映射验证方式,能够实现FPGA之间的并行数据传输,从而避免了多数已有验证平台在FPGA间采用时分复用或串行方式进行数据传输所带来的仿真速度降低与修改目标系统微结构的弊端。验证平台使用高速串行接口进行互连扩展,可以支持大规模的系统验证开发,具有良好的扩展性。多个不同架构的片上多核系统进行实际映射验证及应用程序运行,处理器最高能够运行于108MHz,相比于软件仿真器可以达到104数据级的仿真速度提升。实验表明所设计的硬件验证平台可以极大地减少系统评估时间,在支持硬件结构的逻辑验证的同时,能够帮助相应的多核系统软件开发,对于存在多种设计选择的片上多核系统进行设计空间探索能够起到很好的辅助作用。