随着半导体工艺的特征尺寸不断减小,器件开始出现了短沟道效应。该效应使得器件在亚阈值时漏电流增大,并且使器件的阈值电压也随之降低,最终导致器件组成的芯片功耗增大和性能下降。为了达到提高芯片性能和降低功耗的目的,台积电、三星、格罗方德等代工厂纷纷研发出了16/14nm、7nm工艺。先进工艺给设计人员带来了更大的设计灵活度,使得他们可以设计更复杂和性能更好的芯片。但先进工艺也给物理设计的时序收敛和布局布线带来了巨大的挑战。本论文主要研究的是基于14nm FinFET工艺的后端物理设计中交叉结构的布线拥塞及多点时钟树结构下门控时钟时序问题。本文针对14nm工艺对物理设计的时序收敛和布局布线带来的挑战,特别是交叉结构(crossbar)的布线拥塞和多点时钟树结构下的门控时钟时序问题,提出了一种有效的解决方法。并以一个位于大型SOC芯片中的百万门子模块的物理实现为例,验证所提方案的有效性。对于交叉结构的布线拥塞问题,是通过结构式布局的方法,对交叉结构进行了重新排列,解决了交叉结构因布线拥塞问题而引起的时序和设计规则违例问题。仿真结果表明在进行结构式布局后,交叉结构模块的时序违例的负总量(TNS:Total Negative Slack)在typical模式下,从-29ns降低到-1.7ns,最差时序违例量(WNS:Worst Negative Slack)从-53ps减少到-38ps,总设计规则检查(DRC:Design Rule Check)违例数目从7094减少到352,交叉结构模块的总绕线长度从772076μm下降到442066μm。对于多点时钟下的门控时钟时序违例问题,本论文通过对门控时钟控制逻辑寄存器位置的优化,改善因门控时钟位置不合理而引发的时序违例问题。在进行门控时钟的优化后,门控时钟的总体TNS在typical模式下由-5.6ns降到了-4.8ns,WNS由-135ps下降到了-45ps。实验结果验证了所提方案的有效性。