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该文首先对嵌核芯片测试做了较深入的讨论.然后该文提出一种基于遗传算法的优化算法来解决测试通路结构优化设计问题:对于给定的系统、给定的测试总线总宽度,求不同测试总线的宽度和各嵌入式核在不同测试总线间的分配使芯片测试时间最小.并选取了两个假定的、比较复杂的系统做为算例.实验结果表明该文提出的算法搜索得到全局最优(或近似全局最优)的能力优于现阶段的整数规划问题.最后推广该文提出的方法对有位置约束情况下的测试通路结构进行优化设计.