随着信息社会对便携产品和嵌入式系统需求的不断增多,集成电路向着超大规模、深亚微米、数模混合方向发展,电路系统不仅功耗越来越大、噪声越来越大,而且二者的相关性越来越强,在设计中须同时考虑低功耗和低噪声的问题,将二者作为相关指标来进行设计,即采用功耗—噪声协同优化设计。 对数模混合电路进行功耗—噪声协同优化设计主要包括两个方面,即功耗—噪声的估计和优化。本文归纳总结了前人对数字电路部分的功耗估计和优化技术,重点研究了针对模拟电路进行功耗估计的方法。以模数转换器电路为例,建立了其功耗估计的解析模型。该模型具有结构简单,易于植入设计工具内的优点。实验结果表明,该模型具有较高的功耗估计精度。 在噪声估计方面,研究建立了串扰噪声的估算模型和衬底耦合噪声的估算模型,串扰噪声估算模型的精度与采用Hspice模拟的结果相比,相对误差在8%以内。衬底耦合噪声估算模型的估算值与等效电阻—电容网络模型的估算值相比,相对误差在15%以内。二者的计算复杂度及耗费的模拟时间都远小于相对应的估算方法。在此基础上,对串扰噪声和衬底耦合噪声提出了具体的的消减方法。 研究了电路结构级的功耗—噪声协同优化方法。分析研究了阈值电压对电路的性能和功耗影响,在保持电路速度性能不变的情况下,提出了基于电路模拟的数值求解方法,对电路的工作电压—阈值电压进行优化,从而实现电路的功耗—噪声协同优化设计。 以流水线模数转换器电路为例,对其电路结构进行了功耗—噪声的协同优化设计,即采用全差分的分时并行处理结构,在电路实现中运用了OTA共享技术、动态偏置技术以及采样电容的缩减等技术,对关键的差分输入对管以及开关电容电路等应用了多重隔离保护措施,基于0.25μm的混合信号CMOS工艺,对整个电路进行了模拟仿真,其工作电压为2.5V,采样速率达到40M/s,功率消耗为23.3mW,芯片面积为1.6×1.0mm~2,使整个ADC电路在满足高速高分辨率的前提下实现了低功耗低噪声的设计目标。 本文的所做的工作,在国内外关于数模混合电路的功耗—噪声协同优化设计的建模与仿真工作中具有一定的创新性。不但所建立的模型可直接用于相关的模拟工作中,而且建模过程和方法可以为其它相关问题的建模提供有益参考。