HSPA+作为WCDMA的演进版本，可支持更高速率的数据业务、更低的时延、更高的吞吐量和频谱利用率，成为4G LTE完全覆盖前的重要通信标准。　　 Turbo码作为HSPA+的重要组成部分，增强了信息的抗干扰能力，有效降低了信息在无线通信系统中传输时因为信道，噪声等因素造成的误码率。Turbo译码的处理延迟往往在通信系统接收端的整体处理延迟中占有很大比重，由此，降低Turbo码的处理延迟对提高通信系统接收端的处理时延有重要意义。　　 到目前为止，人们为降低Turbo码的处理延迟，增大系统吞吐率已提出很多方案，Turbo码分块并行译码就是其中的一种常用方案。但是，由于HSPA+系统Turbo内交织器为随机交织器，交织器产生的并行交织地址在读写内存单元时存在冲突，于是Turbo码并行译码方案不能很好地运用于HSPA+系统。　　 本文针对HSPA+Turbo码交织器的冲突性提出了三种方案，以降低或消除冲突性，从而满足Turbo并行译码条件。三种方案分别为：对地址序列引入偏移因子(MF)、内存拆分、添加FIFO。三种方案分别能在不同程度上降低或消除冲突性，随之而来的代价是更大的译码延迟和存储空间以及更高的计算复杂度。通过对三种方案的仿真比较，本文确定了能够将交织器冲突性完全消除并且代价最小的最优方案，并将最优方案交织器以及HSPA+并行译码器实现于FPGA硬件平台。在硬件实现的基础上，本设计进一步验证了硬件平台的功能性，并实测了硬件平台在不同并行度下的译码性能。　　 本文有助于概括了解Turbo码并行译码过程，对HSPA+Turbo码并行译码的硬件平台实现有一定的参考意义。