H.264视频编解码标准以其高效的编码压缩，优秀的图像质量以及良好的网络适应性等优点在视频实时通信、数字电视广播、网络视频传输等方面得到了广泛的应用。然而，与高性能随之而来的是算法复杂度的大幅提高。对于H.264视频编解码器而言，如果仍然采用纯软件的设计方案，将很难满足视频实时性的要求。因此，本文提出了一种基于FPGA的H.264帧内编解码器的设计方案。　　 本文在详细阐述H.264协议编解码算法的基础上，提出了一种H.264帧内编解码器的设计方案，并且详细说明了帧内预测、DCT变换、量化和CAVLC编码这四个主要功能模块的设计细节。整个编解码器在FPGA芯片上实现，采用层次化、模块化的设计思想，并且多处采用了流水线结构和乒乓操作来提高系统的效率。所有的模块均使用Verilog语言编写，使用ModelSim软件完成功能验证，通过QuartusⅡ软件进行综合以及布局布线，最终在ALTERA公司的FPGA芯片上进行实际检验。仿真综合以及实际测试的结果均表明，该设计在完成功能的基础上，能够较好的满足实时性的要求。本文不仅提供了一种可用的设计方案，而且为今后进一步研究H.264编解码器在上的实现提供了经验。