FPGA原型验证的出现极大地提高了芯片验证的效率。使得设计人员能够在短时间内测试大量的程序，及早的发现设计中的错误。但同时这种大规模芯片的验证使得软件编译时间越来越长，即使小的改动，也要连同没有修改的部分一起重新编译，浪费了时间，降低了验证效率。本文在对XXX DSP内核IP验证的过程中，引入了增量式设计，将设计按照不同功能、关键时序路径等进行了设计分区，每次修改设计后，再次编译时，软件会根据设计人员指定的分区网表类型，继承上一次编译的结果，只重新编译修改过的设计分区，极大地缩短了再次编译的时间，提高了FPGA验证的效率。本文具体工作如下：首先，通过研究增量编译的原理和设计方法，确定了通过Quartus II软件导出IP的方法以及使用IP的方法。其次，完成了ASIC设计到FPGA设计的代码转换工作，并通过功能验证的方法，保证了代码转换在行为级的正确性。接着，在成功导出DSP内核IP的基础上，采用增量式设计基于LMB总线搭建了IP验证环境，包括时钟模块、IP模块以及外部指令存储体模块。其中外部指令存储体模块又包含了从设备接口逻辑和存储体逻辑。从设备接口逻辑除了Split传输外，支持LMB总线的所有传输类型，如字节传输、半字传输、字传输、双字传输、读改写以及2、4、8节拍块传输。存储体逻辑实际上是一个ROM，宽度64bits，深度2048，是使用可综合的RTL编写的。最后，采用应用程序测试的方法，在XXX型高性能DSP IP FPGA性能评估系统硬件平台上，验证了XXX DSP内核IP的功能，并在验证过程中充分展现了增量编译的优势，提高了FPGA的验证效率。