【摘 要】
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近年来,随着集成电路的不断发展,芯片规模越来越大,复杂度越来越高。芯片集成度的增大,给设计和测试带来了诸多挑战,其中测试已成为迫切需要解决的问题。本文针对一款国产化DSP(Digital Signal Processor)芯片进行了可测性设计研究。主要工作如下:(1)为了测试芯片的I/O端口,基于IEEE1149.1协议设计了 JTAG(Joint Test Action Group)模块。为了使
【基金项目】
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陕西省创新能力支撑计划项目(2021TD-25);
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近年来,随着集成电路的不断发展,芯片规模越来越大,复杂度越来越高。芯片集成度的增大,给设计和测试带来了诸多挑战,其中测试已成为迫切需要解决的问题。本文针对一款国产化DSP(Digital Signal Processor)芯片进行了可测性设计研究。主要工作如下:(1)为了测试芯片的I/O端口,基于IEEE1149.1协议设计了 JTAG(Joint Test Action Group)模块。为了使JTAG能够控制片上的可测性设计逻辑,并且能够对CPU(Central Processing Unit)进行调试,对JTAG的指令集进行了扩展。在保留了四条IEEE1149.1强制指令的同时,增加了六条CPU调试指令,使得CPU设计人员能够通过JTAG对CPU进行调试。增加了两条存储器内建自测试指令,使得能够通过JTAG控制存储器内建自测试的启动和停止。(2)为了测试存储器,设计了 SRAM(Static Random Access Memory)内建自测试结构。通过分析March C+算法不能检测到的一些静态故障和动态故障,提出了 March CP算法,该算法的复杂度为23n。March C+算法和March CP算法总的复杂度为37n,总复杂度在可接受范围内。结合使用March C+算法和March CP算法对SRAM存储器进行测试,对48种静态故障测试覆盖率为95.83%,对52种动态故障测试覆盖率为73.08%。(3)为了对扫描链测试数据进行压缩,针对一种镜像参考切片方法的不足提出了循环移位参考切片压缩方法。循环移位参考切片压缩方法,一方面弥补了镜像参考切片在原参考切片关于自身是对称时的不足,另一方面使原本的两组参考切片增加到四组,增大了扫描切片与参考切片的相容性概率。通过计算四组参考切片之间的海明距离,表征了循环移位参考切片的合理性和有效性。对ISCAS’89基准时序电路进行实验,利用循环移位参考切片压缩方法对其中六种电路的测试向量进行压缩,其平均压缩率为69.33%。(4)对可测性设计相关模块进行了逻辑综合,对芯片功能模块进行了扫描链的插入、自动测试向量生成等,最后由后端设计人员利用华虹HHGRACE F018Q6D0工艺进行了后端设计及版图实现。
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