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随着现代通信等电子信息技术的蓬勃发展,电子系统对高输入带宽、高分辨率、高采样率模数转换器的需求愈来愈大。时间交织逐次逼近模数转换器（Time-Interleaved Successive Approximation Register Analog-to-Digital Converter,TI-SAR ADC）结合了SAR ADC易于用数字工艺实现和时间交织（TI）架构能以多通道数交织达到倍增ADC转换速率的特点,近年来广受关注。然而,SAR ADC的精度受电容失配影响、转换速率受串行量化限制,而TI架构中的通道间失调、增益失配、采样时序和带宽失配也极大地限制了ADC的性能。本文以逐次逼近时间交织模数转换器为研究对象,基于SAR和TI的基础理论及TI ADC校正技术,对TI-SAR ADC的架构进行了优化,并深入研究了超高速高线性度输入缓冲器（Input-Buffer,IB）、超高速高线性度跟踪保持放大器（Track-and-Hold Amplifier,THA）、带占空比校正的高速低抖动时钟接收电路、高速高精度低功耗单通道SAR ADC和失配校正等技术。在此基础上,设计了一款具有跟踪保持放大器的12位4GSPS采样率16通道时间交织SAR ADC,通过模拟前端THA消除了时间交织采样时刻的失配误差,并对提出的关键技术进行了物理验证。本文主要的研究工作和创新如下:（1）基于28nm CMOS工艺,开展了采用非二进制电容阵列（DAC）的THA-TI-SAR ADC系统架构研究。首先,设计了整数非二进制分段桥接分裂式电容阵列SAR ADC:通过优化DAC建立时间、提高SAR逻辑和比较器的速度,最终实现12bits 250MSPS SAR ADC;其次,设计了4GHz采样率的大摆幅高线性度THA,通过减小SAR ADC中采样开关源极和漏极之间的耦合电容（Cds）,增强了THA与TI-ADC的隔离效果;此外,还采用模拟前端THA消除了时间交织采样时刻的失配,并通过最小均方算法（LMS）校正了通道间电容、失调和增益失配。基于以上技术,完成了16通道12bits 4GSPS THA-TI-SAR ADC的设计。测试结果显示,在输入信号频率为20.1MHz时,SFDR为77.2d B,SNDR为60.36d B,ENOB为9.73bits,FOMS＿HF为156.5d B;在输入信号频率为1953.61MHz时,SFDR为63.87d B,SNDR为55.46d B,ENOB为8.92bits,FOMS＿HF为151.6d B。（2）提出了一种输出共模电压稳定的高速高线性度IB技术,并基于IB技术设计了输出共模电压稳定的高速高线性度THA。IB使用叠层源极跟随MOS消除沟道调制效应,通过前馈电容抑制非线性电流,采用深N阱器件消除NMOS衬底偏置效应,引入增益自举共源共栅电流源提供高质量输入信号,并采用共模反馈稳定输出共模电平。在PVT（Process,Voltage and Temperature）下,输出共模变化由200m V降低到1m V。IB功耗96m W,VPP为0.8V,输入信号频率1581MHz时,SFDR达到69.3d B。THA由输入缓冲器（IB）、高线性度采样保持自举开关电路和输出缓冲器（Output-Buffer,OB）构成。通过THA采样输入信号,并保持一个周期,供给16通道TI-SAR ADC采样和量化,在模拟域消除TI-ADC采样时刻失配。输入缓冲器和输出缓冲器的输出共模电压均在PVT同等变化,经高线性度采样保持自举开关电路采样和保持后,两者的输出共模电压相互抵消,稳定了THA输出共模电压。在PVT下,输出共模变化由200m V降低到10m V。测试结果显示,THA在4GHz采样率、VPP为1.4V、输入信号频率为1953.61MHz时,功耗为300m W,SFDR达到63.87d B。（3）提出了一种自适应异步逻辑高速SAR ADC技术和基于最小二乘法拟合LMS失配校正技术。针对SAR ADC每个电容建立时间的不同,通过异步逻辑实现自适应调节比较器的复位时间,为DAC每次量化生成最佳延迟。对比12bits传统二进制、整数权重非二进制和本文提出的自适应异步逻辑方案,其DAC建立时间利用率分别为50.1%、68.7%和98.5%,有效缩短了DAC的建立时间,进而提升ADC的转换速率。将SAR ADC的原码和MATLAB拟合的理想ADC输出码值进行电容失配和失调失配LMS校正,通过SPI将失配值传输到芯片数字域并固化,从而实现后台校正。该技术也适用于TI-ADC中的电容、失调和增益失配校正。将以上两种技术用于12bits 250MSPS SAR ADC,在VPP为1.2V、输入信号频率为120.41MHz时,SFDR、SNDR和ENOB的测试值分别为76.08d B、59.54d B和9.59bits。（4）提出了一种带占空比校正的高速低抖动时钟接收电路技术。其中,时钟接收电路由连续时间线性均衡器（CTLE）、宽带放大器和输出缓冲器构成;带占空比校正电路（DCC）由电荷泵、低通滤波器、积分器和电压转电流转换电路构成。带通CTLE采用了有源负反馈、负密勒电容和源极负反馈等三种高速技术,扩展了带宽,消除了码间干扰,抑制了低频噪声,进而提高了时钟质量。DCC反馈通路采用二阶占空比检测方案,不仅显著提高了占空比校正的范围和精度,而且有效地降低了时钟抖动。在1-5GHz时钟频率、20-80%输入占空比范围内,输出占空比校正达到50±0.1%。时钟接收电路在5GHz频率、1V电源电压下,功耗为3m W,RMS jitter为53.7fs。