时间数字转换器(TDC,Time-to-Digital Converter)是时间间隔测量的关键电路,它将微小的时间量转换成数字量,在高精度测量系统、数字锁相环电路和模数转换器电路中都有非常广泛的应用。TDC的核心是设计一套高精度、高可靠的延时电路,而传统的设计中延时的精度和范围相互制约,可靠性也存在诸多挑战。针对以上问题,本文提出了一种基于自定时振荡环(STR,Self-Timed Ring)的延时电路,进一步提出一种新的高分辨率的TDC电路,用于高精度的测量系统。本文在研究STR的基础上,首先设计完成一个STR电路,产生若干有固定相位差的均匀分布的振荡信号;提出一种双边沿格雷码计数器阵列,用于测量待测时间间隔内每个振荡信号时钟边沿的数量;利用奇偶校验和汉明校验,减少高速计数中的毛刺问题,实现待测信号的精确测量。针对本文提出的TDC结构特点,采用改进的码密度方法对振荡信号的相位差进行校准,并设计完成一套校准单元电路。本文在Modelsim和Spectre平台上对TDC电路的功能与性能进行仿真和验证,在FPGA上采用原语定制基本单元和手动布局布线的方式实现电路的设计与验证。本文在Xilinx Virtex-5 FPGA上实现TDC设计,采用61级的STR实现22.2ps的分辨率。码密度测试结果显示,微分非线性约为-1LSB~1.52LSB,积分非线性约为-6LSB~7.48LSB,精度为47.6ps,占用585个LUTs和992个寄存器。FPGA电路验证了本文提出的TDC设计方法,通过增加STR的级数并设置合适的初始状态TDC的测量分辨率有望进一步改进,并应用到高精度测量系统中。