【摘 要】
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该论文仔细比较和研究了不同乘法器的性能和面积以及实现的容易程度等各项指标,并且对基本电路进行了模拟和优化.为了减少门延时,减少晶体管数目,基本单元采用正反信号同时输
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该论文仔细比较和研究了不同乘法器的性能和面积以及实现的容易程度等各项指标,并且对基本电路进行了模拟和优化.为了减少门延时,减少晶体管数目,基本单元采用正反信号同时输出的NMOS传输门逻辑.其输出使用交叉上拉P管恢复由于阈值损失而下降的高电平.而缓冲电路采用的是CMOS逻辑电路.乘法器采用阵列加法结构,但是部分积采用了波茨编码算法压缩,而部分积相加则采用了二叉树合并和4-2压缩电路WallacesTree结构.模拟表明,该电路在典型工艺和常温下可以工作到200MHZ. 随着芯片工作频率的提高,出现了另外一些问题,特别是外围高速时钟无法直接输入芯片.因此,目前常用的办法是片内时钟倍频.而锁相环频率综合器由于其稳定性和兼容性,在高速处理器中得到了广泛的应用.该论文采用CMOS工艺,研究和设计了能够输出600MHZ的数字锁相环频率综合器.由于数字锁相环使用分频器,因此前级分频器是电路的关键.通过采用真单相时钟逻辑D触发器,和异步电路,在满足性能的基础下降低了功耗.此外,由于锁相环能够充当很好的本地振荡器,在通信接收发送机中应用很广.该论文所设计的频率综合器是一种能在该方面应用的电路,它采用了含吞脉冲可编程分频器.
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