近年来随着电子信息技术的快速发展,各种无线通讯、高速有线互联和片上系统都对频率综合器提出了愈发苛刻的性能要求,包括更高的工作频率、更低的相位噪声、更精细的频率分辨率等等。在频率综合器中应用注入锁定技术能够有效改善输出的相位噪声性能,因此已逐渐成为了该领域的一个研究热点。本论文主要围绕传统注入锁定倍频结构难以实现小数倍分辨率的问题展开研究,致力于提出更新颖和更高性能的频率综合器结构。传统的锁相环频率综合器需要通过和差调制器（Delta-Sigma Modulator,DSM）实现小数倍频,从而达到精细的输出频率分辨率。但DSM会引入整形量化噪声,若不加以抑制将显著恶化输出信号的噪声性能。本论文回顾了关于DSM量化噪声抑制的多种技术,并分析不同技术的优缺点,进而提出了通过同时采用:i)提升DSM工作频率、ii)减小量化步长、iii)级联相位域带通滤波器三种技术的量化噪声滤除方案。所具体实现的结构为:首先采用基于环形振荡器的倍频延迟锁定环（Multiplying Delay Locked Loop,MDLL）,获取低噪声和多相位的整数倍参考频率输出。其次,在MDLL的输出采用基于DSM的选通电路实现随机化的相位循环输出,从而获得小数倍频率分辨率。由于此时DSM工作在高频,且选通电路是在多个相位之间实施切换,所以实现了量化噪声的大幅减小。最后,通过级联一个宽带整数型锁相环实现输出频率的进一步提升,并滤除高频偏处的DSM整形量化噪声。本结构在基于TSMC 65nm CMOS工艺下完成电路和版图的设计,整体面积约0.27mm~2,输出频率范围为1.064至1.936GHz。整个电路的频率分辨率约1k Hz,1k Hz～100MHz的积分范围内均方根抖动仅为1.32ps。为了进一步从根本上解决DSM量化噪声的问题,本文亦提出了一种基于顺序两点注入方式的小数型注入锁定振荡器。基于环形振荡器中相邻两点同时注入的信号在电路中会遵循矢量叠加的原则,通过逐步改变相邻两点注入信号的比例可实现小数步长相位间的注入点跳变,最终获得小数频率分辨率。整体电路在TSMC40nm CMOS工艺下完成设计,在仅消耗3.24m W功耗的情况下,得到了4.612GHz、频率分辨率为1/（16×8）倍注入频率的时钟信号。