随着大规模集成电路的迅速发展，千万门级的集成电路己经产生。为保证集成电路产品质量，测试必不可少。而芯片封装越来越小以及印制电路板的密度日益增大使得芯片测试成为一个亟待解决的问题，传统的测试技术已经不能满足现代集成电路的测试要求，集成电路的可测性(DFT)设计技术应运而生。 集成电路可测性设计(DFT)是数字系统故障测试技术之一。简言之，集成电路DFT设计就是为了降低测试代价，把设计易测电路的要求纳入设计规范，通过附加硬件或者改变电路结构，使所设计的电路易于测试，设计中引入可测性设计，虽然增加了设计难度，但能大大降低IC产品的测试成本。 本课题源自企业具体产品设计项目。 论文首先通过对IC产品的成本分析论述了在集成电路设计过程中引入可测性设计的必要性和可行性，之后对当今可测性设计领域中各主要可测性设计方法进行了研究并对比较了其优缺点； 在对基于边界扫描测试技术的研究中，论文首先对边界扫描测试的基本思想，数学模型以及边界扫描测试矢量集的构成策略和测试生成算法进行了详尽论证和研究； 然后深入研究了边界扫描测试的技术基础、硬件电路架构以及边界扫描测试的实现方法，并用Verilog HDL对TAP主控器进行了设计和控制信号的时序仿真； 最后结合IEEE Std 1149.1对边界扫描单元规则的定义以及交流耦合互连测试基本思想，对标准边界扫描单元进行了改进。改进方案为在输出边界扫描单元引入了单反馈机制以产生适于电容耦合传输的交流测试序列，在输入边界扫描单元加入带交流同步时钟的触发器用以采样来自系统输入引脚的交流测试序列。 改进后的边界扫描机制不仅适应于直接耦合电路的互连测试，亦能用于差分信号传输或者电容耦合电路的交流互连外测试。