近几年集成电路技术发展迅猛，随着集成规模与工艺的不断发展，系统级芯片（SOC）设计已经成为业界热点。商用SOC的设计与开发从前端设计到后端布局布线再到芯片最终Tape-Out一般都需要很长的设计周期。设计从RTL代码到物理版图的转化过程中，时序、功耗与面积等方面的平衡都决定着设计的成败与否和设计质量。除此之外，多模式多工作条件（MCMM）下时序的平衡收敛也对芯片的设计提出了巨大的挑战。研究在深亚微米下的芯片物理设计，平衡设计的时序、功耗与面积，优化设计多模式多工作条件下总体时序收敛对商用SOC会具有非常重要的实际意义。本论文基于商用信息安全SOC芯片HS1308的物理设计。论文首先介绍了HS1308设计的整体设计流程，概括了SOC设计从行为级描述到Tape-Out物理版图的基本过程。紧接着分析研究了多模式多工作环境下保持时序收敛的MCMM布图方法，并根据项目的特点和要求提出了本设计的MCMM时序解决方案。该设计基于HJTC110nm工艺，通过Design Compiler和IC Compiler等工具，对SOC芯片HS1308的逻辑综合和布图设计进行了详细的实践操作和理论研究，从时序、功耗、拥塞度等多方面对设计进行了分析和优化，结果满足设计要求，并且成功完成了本商用芯片的Tape-Out。最后，关于进一步工作的方向进行了简要的讨论。