目前整个IC制造工艺中关键尺寸从0.35微米大幅进步到0.18微米之后,已迈向0.13微米,整个技术仍然继续朝着关键尺寸进一步微细化方向发展。整个半导体工艺技术的发展随着晶体管栅长及光刻间距持续缩小,使得芯片能够在面积越来越小的同时,获得较快的运行速度,同时也使得一个晶圆所能产出的芯片越来越多,大幅提高晶圆工艺的生产力。随着关键尺寸紧缩,多晶硅关键尺寸的控制越来越重要,尤其对于逻辑器件。多种因素影响多晶硅尺寸:掩膜版、扫描光源、聚焦点、投影镜头、激光源、曝光后烘烤、光刻胶等等。特别当关键尺寸小到0.13微米以下时,前层图形的影响对光阻膜厚的选择至关重要,进而对良率也有相应的影响。本文主要是通过解决0.13um Logic某一产品PSM Process前段多晶硅关键尺寸(整个工艺最关键,尺寸最小、最难控制的一层)存在15um偏差的过程中,在排除了各种相关因素后,最后把问题根源锁定在对Poly有影响的前层AA (Active Area,有源区) Pattern(图形)上。通过我们对各方面数据的收集、整理和分析,证明了不同Dummy(一种对器件而言没有用的图形,但可以有效地改善研磨工艺中所产生的凹陷)环境的AA Pattern在经过CMP(Chemical Mechanical Planarization,化学机械平坦化)之后,所留下的Topography(地形,这里指基底高低起伏的状况)高低落差也不同,这种Topography会对做在不同Dummy环境的AA Pattern上的Poly CD产生一定的影响。通过对光阻Swing Curve的分析我们最终论证了PSM Process 15nm CD Bias的问题归结于前层图形与光阻膜厚的叠加效应。进而我们通过调整光阻厚度的方法解决了以上问题。最后,我们通过OPC Model ,in-line CD Uniformity / ET Bias ,光阻Profile/Defect以及WAT Yield Data对调整后的新光阻厚度加以验证。