随着微电子技术的不断发展,高性能微处理器设计变得更加复杂,而占微处理器芯片总面积70%的存储系统是微处理器中最为核心的部分。高速缓冲存储结构是其中最重要的设计之一。微处理器的高速缓冲存储器主要采用两级缓冲结构,分别是第一级高速缓存(L1 Cache)和第二级高速缓存(L2 Cache)。L1 Cache的速度与CPU运行的速度相当,但容量小(16KB~32KB,单个存储体的容量为4KB)。L2 cache作为芯片处理器存储通路的中枢,不仅是CPU核CorePac吞吐数据的关键通路,同时也是CorePac与其它核间实现数据共享的接口。因此L2 cache的性能对芯片整体性能的影响是十分重大的。提高L2 cache的性能可以显著提高微处理器的性能。L2 cache容量较大(512KB~1MB),单个存储体的容量可达16KB),速度比L1 Cache低(比L1 Cache速度降低1.5~3倍)。而读电路是存储体(SRAM)的关键路径,所以优化关键路径上的延时可以有效提高存储器的时序性能,因此大容量高性能低功耗的存储体(SRAM)成为L2 Cache设计者追求的目标。本文首先对传统结构SRAM的电路深入研究,随着工艺节点降低,传统的6管存储单元的稳定性问题日益凸显,也是当今6管单元存储单元SRAM设计面临的主要瓶颈,随着读写分离存储单元的出现,存储单元读写稳定性提高,读写噪声容限增大。其中8管存储单元在高性能低功耗和高可靠性方面最具有发展潜力。其次本文对典型的单端口敏感放大电路进行研究分析表明,全摆幅的多米诺(Domino)单端口敏放结构随着存储器深度的增加,功耗延时都明显恶化。伪差分敏放电路和耦合电容单端敏放受PVT变化易产生影响,可控性和稳定性差。且后者有较大的耦合电容,占用较大版图面积。结合传统结构的问题,本论文提出基于TBP(Trip Bit-line Point,TBP)结构的单端口敏感放大电路,以其较低的位线(BL)预充电压,使功耗得到大幅改善,随着存储器容量增大,性能和功耗没有明显的恶化,在各种工艺拐角下性能稳定,可靠性高。最后从性能和功耗两个方面出发,采用全定制的设计方法,在65nm工艺下,基于TBP单端口敏放结构,分析并设计了一款适用于L2 cache的存储体,采用的是8管结构存储单元,其容量为16KB。在功能正确的前提下,具有较高的读性能,较低的功耗,较高可靠性。版图后的仿真结果表明,在典型的工艺拐角(TT corner)下,新型敏放结构存储器与传统商用compiler生成的相同容量的存储器相比,以牺牲37.65%的面积为代价,使性能提高了24.96%,功耗降低了32.06%。达到了理想的性能和功耗要求。