随着集成电路工艺特征尺寸的不断降低，工艺偏差、串扰和电源噪声等导致了电路中存在大量的小时延缺陷，如何选择出合适的测试通路集合检测出这些小时延缺陷导致的电路时延失效是非常重要的。在小时延缺陷模型下，为了提高测试通路集合对小时延缺陷的检测能力必须考虑通路之间的相关性，其核心问题是在考虑可测试性的基础上，如何快速的计算通路相关性并以此进行通路选择。本文从通路相关性入手，研究了针对小时延缺陷的快速测试通路选择方法。本文的主要工作和创新有：　　 1.提出了一种快速的基于图划分的测试通路选择方法。　　 基于蒙特卡洛仿真的测试通路选择方法虽然能够计算通路相关性，但其效率较低，不适用于大规模或者含有较多候选关键通路的电路。本文在其基础上采用分而治之的策略，也就是将原始电路通过独立集分割和割点分割划分为若干基本子电路，将原始电路的测试通路选择问题转化为每个基本子电路上的测试通路选择问题，提高了测试通路选择的效率。针对基准电路的实验数据表明，相比于典型的基于蒙特卡洛仿真的测试通路选择方法，本文方法的计算时间降低了约1个数量级，并且选择出来的测试通路集合对小时延缺陷的检测能力几乎相当。　　 2.提出了一种快速的基于集合交集估算的测试通路选择方法。　　 统计时延模型和统计定时分析方法的发展为采用快速的概率分析方法而非蒙特卡洛方法来计算通路相关性提供了基础。基于给定的统计时延模型，本文首先将测试通路选择问题转化为最小集合交集的问题。以统计定时分析方法为基础，本文提出了一种快速估算N条通路同时满足时延约束的概率的方法，并以此为基础采用贪心法进行测试通路选择。针对基准电路的实验数据表明，相比于典型的基于蒙特卡洛仿真的测试通路选择方法，本文方法的计算时间降低了1～2个数量级，同时选择出来的测试通路集合对小时延缺陷的检测能力十分接近。　　 3.提出了一种快速的可测关键通路集合生成方法。　　 在给定时延阈值下寻找决定电路最大时延的可测通路集，即全局可测关键通路集，是前述两种测试通路选择方法的基础。目前常用的基于深度优先搜索的全局可测关键通路集合生成方法效率较低，其瓶颈在于调用ATPG/SAT求解器的次数过多。本文在其方法基础上通过分析电路结构规律和搜索过程中的规律，提出了预处理、严格的松弛量检查、直接扩展、局部冲突蕴含检查以及智能跳转等策略来减少ATPG/SAT求解器的调用次数，从而加速了全局可测关键通路集合的生成。针对基准电路的实验数据表明，相比于目前典型的基于深度优先搜索的全局可测关键通路集合生成方法，本文方法的计算速度平均提高了约8倍。　　 4.提出了一种快速的基于子电路抽取的电路延迟计算方法。　　 计算电路的延迟，也就是电路最长可敏化通路的延迟，是时延测试中的一个基础问题。目前典型的基于电路展开的电路延迟计算方法采用了在展开电路上逐次猜测电路延迟并调用SAT求解器验证的策略，此方法在电路规模较大和(或)延迟模型精度较高时会因展开电路的规模太大而效率较低。本文在此方法的基础上，通过分析展开电路输出端约束并抽取相关子电路来加速电路延迟计算的求解过程。另外，本文提出了抽象电路的概念，并利用基于抽象电路学习得到的子句集合加速了每次猜测电路延迟的求解速度，进而加速了电路延迟的求解速度。针对基准电路的实验数据表明，相比于目前典型的基于电路展开的电路延迟求解方法，当延迟模型精确到小数点后一位时，本文方法的计算速度平均提高了约7倍。