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随着器件尺寸的缩小,数字电路获得了迅猛的发展。数字信号处理技术广泛应用于通信、计算机、仪表控制等领域。这对于模拟与数字世界的接口电路——模数转换器(ADC)的性能提出了极高的要求。然而,在当前的工艺条件下,各种结构的ADC经过长期的研究都日趋成熟,速度与精度的提升空间已经越来越小。在这种情况下,时间交织结构ADC体现出了它的发展潜力。时间交织ADC将多通道子ADC并行工作,可以大大提高整体ADC的转换速度。但是,通道间的失调失配、增益失配以及采样时刻偏差等不匹配因素限制了它的实际性能,因此需要对其进行校准。除了子通道ADC与校准模块,使子ADC实现时间交织结构的模拟电路也是时间交织ADC不可或缺的组成部分。这也是本文的主要研究内容。本文首先讨论了影响时间交织ADC性能的关键模拟电路技术,比如时钟信号的管理,参考电压源等。在此基础上,为一款14比特200兆采样/秒的双通道时间交织ADC设计了其时间交织模拟集成电路部分。本文的设计主要集中于两个部分：时钟网络以及直流电平供给网络。时钟网络包括低抖动时钟产生电路和低偏移二分频器,用以产生低误差的采样时钟。直流电平供给网络包括：1)一个带隙基准电压源,用来产生低温漂、稳定性好的片内基准源；2)基准电压源电阻分压驱动网络,用以驱动各个直流电平；3)参考电压源产生电路,为子通道ADC提供精准的片上参考电压。为了验证本设计的功能,本文以一款14比特100兆采样/秒的流水线ADC为子ADC,并与一个数字后台校准模块共同构成了一个双通道时间交织ADC。该ADC采用SMIC的0.18-μm CMOS工艺实现。芯片核心面积为22.5 mm2,在1.8伏电源电压下核心功耗为490 mW(不包括数字输出驱动缓冲器)。测试结果显示,经数字后台校准,该ADC的微分非线性度(DNL)和积分非线性度(INL)分别为+0.20/-0.19 LSB和+1.3/-1.4 LSB,达到了14比特线性度。在200兆采样率下,该ADC对15.3兆赫兹的输入信号,可以达到88.9 dBc的无杂散动态范围(SFDR)和69.5 dB的信号噪声失真比(SNDR)