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本文主要设计实现了CPFSK调制解调通信系统,系统中包含m序列加密解密电路、RS编译码电路、交织与解交织电路、卷积编译码电路以及CPFSK调制解调电路。文中首先设计了系统的总体框图,然后对系统中的各个电路的设计与实现作了深入的研究。在系统的加密部分中,本文基于m序列设计32级m序列加密解密电路,并在FPGA的硬件基础上,采用Verilog语言实现了32级m序列加密解密电路；在系统的纠错码中,采用了RS(255,239)码与(2,1,7)卷积码级联的方式,并在两编码器的级联中间插入了交织器,以提高纠错系统的纠错性能；对于RS(255,239)码的编码电路,本文对其传统的编码算法进行了改进,并在FPGA的硬件基础上,采用Verilog语言实现了RS(255,239)编码电路,并基于Altera的IP核实现了RS(255,239)码的译码电路；在研究RS编译码电路中,还研究了电路工作过程中遇到的码率匹配问题和串并转换问题,并提出了该问题的解决方案,在FPGA的硬件基础上,采用Verilog语言设计实现了码率匹配电路和串并转换电路；交织器本文采用卷积交织的方法来实现,并在FPGA的硬件基础上,采用Verilog语言实现了交织与解交织电路；对于(2,1,7)卷积码的编码电路,本文在FPGA的硬件基础上,采用Verilog语言实现了(2,1,7)卷积编码电路,而(2,1,7)卷积码的译码电路,本文采用Viterbi译码算法来实现,并基于Altera的IP核实现了Viterbi译码电路；最后,CPFSK调制解调电路采用了其特殊的一种方式MSK调制,采用Verilog语言设计实现了MSK经典的正交调制电路,并在DFT算法的基础上,设计了一种更加简单有效的MSK解调方案,采用Verilog语言实现了该解调电路。在硬件实现的同时,本文还在Matlab平台上对各个模块进行了仿真验证,确保电路设计的正确性。