随着现代集成电路设计和制造技术的发展,单片模/数转换器(ADC)的采样速率大幅提升,已达到GHz量级,但由于受当前工艺所限,芯片采样率不能无限制增加。为提高系统带宽,达到更高采集速率,在工程中引入了并行采样技术,这种方法虽然能实现多片ADC的采样率叠加,但也由此产生了新的问题。以往的数字信号处理理论都建立在均匀采样的基础上,而对于并行采样,即使每片ADC都具有相同型号,仍然会因为器件参数的离散性而存在增益与偏移的失配,再加上时钟抖动与延迟,电磁干扰以及其它外界误差等种种原因,使得相邻采样的间隔与幅值出现明显偏差,这被称为非均匀采样。此时用传统的波形重构方法恢复原始信号,会发生严重的非线性失真。本文先分析了均匀采样信号的基本理论,在此基础上提出了非均匀采样的工程与数学模型,并阐述了非均匀采样的傅立叶分析方法与时序分解方法。然后,对高速数据采集中关键的信号重构方法进行了推导,提出和分析了高速修正内插算法与加窗正弦参数自适应迭代算法。在系统实现部分,本文详细阐述了以DSP和FPGA为核心的非均匀采样硬件平台的设计与实现。以此平台为基础,对非均匀采样方法及其相应算法进行了验证,实现了非均匀采样下的高速信号重构。最后,对系统存在的问题进行分析和总结,提出了下一步的工作展望。