随着现代数字通信的进一步发展,LDPC码凭借其优异的纠错性能得到了工业界和学术界的高度关注。另一方面,随着技术的发展,非二进制LDPC码也得到了广泛的研究。本文致力于低功耗LDPC解码器设计研究和适用于非二进制LDPC码的高效解码算法及相应的解码器架构研究。本文给出了适用于准循环LDPC码解码器设计方案。该方案基于Layered min-sum解码算法。为降低解码器功耗,本文提出了一种新型的变长消息策略与相应的比特串行校验节点处理单元结构。这种设计方案可以有效降低解码器功耗,同时保持必要的吞吐率。我们给出符合CMMB标准的QC-LDPC码解码器设计实例,该方案在同类设计中具有一定的优势。非二进制LDPC码在中等和短码长的情况下优于传统的二进制LDPC码,但由于其解码算法的高度复杂性,非二进制LDPC码的实际应用受到了很大的限制。本文基于Min-Max解码算法,提出了一种高效的解码流程。这种解码流程可以有效降低解码器的消息存储需求并降低平均迭代次数。同时,一种非规则量化策略被采用。在达到相近解码性能的情况下,可以进一步降低存储需求。相应的解码架构也被提出。最后,论文讨论了适用于非二进制LDPC码的高效校验节点处理,提出了全新的校验节点处理算法和校验节点处理单元结构。我们给出了码长为620,码率为1/2,基于GF(32)的非二进制QC-LDPC码解码器的设计实例。论文提出的解码器结构在同类设计中具有一定的竞争力。