网状连接（mesh）的超大规模集成电路（VLSI）阵列是一种应用广泛的高性能多核处理器体系结构，但随着VLSI的集成密度的不断提高，多核处理器芯片在生产和制造过程中很难保证不出现功能瑕疵的处理器，其内部链路结构也不可比避免的会发生故障。另外，在芯片使用过程中，由于温度过高、临时占用等原因也会造成芯片内的部分单元和链路产生短暂的功能故障，所以多处理器阵列的容错重构技术是保证系统稳定性关键点之一。　　对于二维网状连接的处理器阵列的重构问题，低功耗是广泛关注问题。显然，减少超大规模集成电路阵列处理元件之间的互连长度有利于降低电容、功耗和动态通信成本。虽然已有大量研究提出在处理器阵列中减少互连长度的启发式算法。然而，最终生成的阵列中还是还包含大量的长连接。针对二维紧耦合目标阵列的重构问题，本文提出了二维网状链接的大规模集成电路处理器阵列的整数规划降阶重构模型，使得紧耦合目标阵列可以通过使用高效的整数求解器来构造，新模型在阵列的行和列方向的同时减少互连长度，可以产生互连长度最短的子阵列。　　三维（3D）处理器阵列相比二维（2D）处理器阵列具有减少互连延迟，消耗更少的功率和提高带宽的好处。然而，由于高集成密度，在制造过程中以及在大规模并行计算的故障发生的概率也增加，这将降低系统的可靠性。因此，本文研究了利用尽可能多的处理单元构建一个无故障三维逻辑处理器子阵列的问题。在构造逻辑子阵列过程中，本文提出了一种灵活的选路方式，使得处理器在三个方向被穿越或重选路来增加处理器单元之间的连接能力。在这种灵活选路方式下，本文提出了相应的算法构造最大目标阵列。不同于之前的算法在限定的行和列上进行选路，新的算法采用迭代的方式来构造逻辑列。随机仿真场景下的实验结果表明新算法能够显著提高逻辑子阵列的规模。