集成电路技术一直在迅猛发展,如今已经步入超大规模集成(VLSI),深亚微米(DSM)工艺时代,而系统级芯片的设计已经成为业界热点。而伴随着特征尺寸逐渐缩小,集成度和规模的不断提高,各种寄生效应对芯片性能的影响也越来越严重,甚至造成设计的失败。芯片的物理设计在电源,时序,信号完整性方面都将面临着巨大的挑战。如果仍使用传统物理设计流程,耗时长且可能难以达到设计收敛,必须探索新的设计方法学来加速设计进程,保证芯片物理设计的质量。本文在研究和阐述深亚微米条件下超大规模系统级芯片的物理设计的方法的同时,基于CADENCE ENCOUNTER平台实现了一款五百万门的商用多媒体芯片的物理设计。文中详细的介绍了SOC芯片物理设计实施过程中的全局定义,电源规划,宏单元和标准单元的布局,时钟树综合,布线,时序优化等步骤；深入分析了串扰噪声,电源压降,电子迁移,天线效应的产生原理及对芯片的危害,并提出相应的解决方案；综合考虑本项目的特点和要求制定了合适的保证芯片时序收敛和低功耗的策略。本文设计的芯片已经成功流片,并小批量商用。因此文中阐述的百万门级深亚微米SOC芯片物理设计的流程和方法具有一定的实用价值和创新意义。它们同样可以移植到其它深亚微米超大规模集成电路项目中,但需要注意的是,文中提出的时序收敛保证和低功耗方案仅针对本文设计芯片的特点,其它项目使用时需要根据各自的工艺和要求进行调整。