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随着晶体管特征尺寸的不断缩小，传统二维电路遇到了前所未有的挑战。基于硅通孔（Through Silicon Via，TSV）技术的三维集成电路(Three-DimensionalIntegrated Circuit,3D IC)凭借诸多优势越来越受到人们的重视。三维集成过程中存在许多由于高精度制造工艺而带来的缺陷隐患，测试对3D IC而言至关重要。同时由于3D IC的测试面临许多技术挑战，测试已经成为3D IC发展中的第一难题。 三维集成电路的片上测试架构是其主要技术挑战之一。IEEE P1838标准提出了一种基于3D增强型测试壳(Test Wrapper)和菊花链测试访问机理(TestAccess Mechanism，TAM)的可测试性设计(Design for Test，DfT)架构。但由于所有与外界相连的测试端口只能分布于底层Die内且测试电梯TSV数目有限，当3D IC堆叠层数较大时，该架构存在测试设置繁琐、测试时间冗长等问题。 本文针对这些不足进行研究，提出了使用无线测试访问端口的两种新型DfT架构:基于测试干线的DfT架构和基于测试总线的DfT架构。二者均对堆叠结构进行逻辑分割并同时使用传统的有线测试访问端口和新增的无线测试访问端口进行并行测试，但二者具有不同的测试壳结构及测试访问机理。文章介绍了两种测试架构下测试模式的配置及测试回路的构建过程，并以总测试时间最小化为目标对两种测试架构进行了优化设计。此外本文还针对多塔型3D IC结构进行了片上测试架构的设计及优化工作。文章使用虚拟的3D IC评估了各个架构的总测试时间，并总结了这几种测试架构的特点和各自的适用情况。仿真结果表明，当堆叠层数较大时，同IEEE P1838标准中的测试架构相比，本文所述的测试架构在最优情形下均可以缩短将近一半的总测试时间。