全加器(Full-Adder)作为基本的运算单元,在很多VLSI系统中都有很广泛的应用,是构建CPU和DSP等运算电路的核心,其速度和功耗以及面积等的性能将直接影响到整个集成电路的表现;如果能将这些性能改进,势必对集成电路整体性能有所提升;而随着信息技术的不断发展,人们对低功耗,高性能和高集成度的不断追求,电源电压不断降低,特征尺寸不断减小,已经达到纳米级水平,由此在集成电路设计中越来越多新的物理效应需要加以考虑,比如低电源电压下的信号驱动能力、互连延迟,纳米集成电路的漏电,功耗密度和物理实现等等;这些对低功耗高速度的追求对在纳米工艺下设计全加器的提出了许多挑战。本文基于90纳米CMOS工艺,设计了一种电路结构简单,延时小,功耗低,芯片面积小的CMOS全加器;该全加器单元共用11只晶体管,通过在关键路径上采用三管XNOR门实现高速进位链,并且用反相器补充由于阈值电压损失造成的关键路径上逻辑电位的下降,达到进位位全摆幅输出,保证了输出信号的驱动能力,满足了高速和低功耗的要求;通过HSPICE仿真,并与现有的进位位输出全摆幅全加器比较,本文提出的全加器结构在速度、功耗、面积性能上均有很大的提升。