模数转换器（Analog-to-Digital Converter，ADC）是现代数字通信系统中至关重要的一环。随着通信系统对信号带宽要求的提高，ADC的速度和精度成为通信系统研究领域关注的焦点。众所周知，ADC的速度与精度相互制衡，高速和高精度难两全。分时交替结构ADC（Time-InterleavedADC，TIADC）凭借并行处理的结构在提升ADC采样速度方面有很大的优势，因此一直是高速高精度ADC研究领域的热点。然而，由于制造工艺的限制，TIADC存在着通道间的失配误差（增益失配，偏置失配，时钟失配），造成TIADC的动态性能严重下降。因此，需要研究TIADC的校准技术来补偿失配误差带来的性能上的损失。本文首先对通道间的失配误差进行了分析，通过数学理论推导了失配误差对TIADC性能的影响并建立数学模型。然后针对通道间失配误差中最难处理的时钟失配误差进行了深入的分析，将时钟失配误差作了泰勒级数展开并近似简化，建立了一个近似的时钟失配误差模型，接着验证了近似误差模型的有效性。基于近似误差模型，结合自适应系统理论，研究了一种盲自适应的数字校准算法，通过MATLAB对算法进行了仿真，仿真结果表明研究的算法对TIADC性能提升有显著效果。针对盲自适应校准算法本身的不足，本文设计了一种基于测试信号的自适应校准方法，MATLAB仿真表明，12bit400MS/S TIADC系统校准后信号的有效精度（ENOB）提升了5.5bit，无杂散动态范围（SFDR）提升37dB。基于ALTERA公司的STRATIX III系列FPGA设计了4通道12bit400MS/STIADC系统的数字校准电路。设计中使用了流水等优化算法，保证了电路的工作频率达到要求。电路的测试结果表明，本文研究的自适应算法校准后数据的有效精度（ENOB）提升了5bit，无杂散动态范围（SFDR）提升了35dB。