论文部分内容阅读
近年来随着大规模集成电路工艺水平的提高，人们在维特比算法及其硬件实现方面作了大量的研究工作。本文详细阐述了最大似然译码和维特比译码算法。在深入分析维特比译码算法的基础上，对其进行改进，提出了SMDO法，并对其进行了存储量分析和延迟分析，理论分析结果表明利用该方法实现的维特比译码器存储量是传统方法的一半，译码延迟比传统方法小(L-1)倍，仿真结果也证明了其正确性。 本维特比译码器的硬件设计采用了先进的现场可编程门阵列(FPGA)，文中首先对本设计使用的FPGA器件及开发工具MAX+PLUS Ⅱ和所使用的编程语言VHDL进行了介绍，然后详细讨论了维特比算法的硬件实现问题，特别是SMDO法。 在硬件实现设计中，根据维特比译码器约束度的大小，并综合考虑译码速度和所占用的逻辑资源的大小采用了不同的结构。同时，对所提出的新结构进行了软件和硬件的仿真验证。通过对仿真结果的分析得出所设计的维特比译码器特性与理论分析结果相吻合的结论。