随着通信技术的发展，数据传输速率不断提高，目前很多通信协议（如RapidIO、PCI-e、USB、Serial Backplane等）规定的数据率已经达到10Gbps以上，而在这些高速数据传输系统中，都需要锁相环为其提供工作时钟。因此，在这些背景下，应用于高速数据传输的锁相环设计就势在必行。在数据传输速率提高的同时，对锁相环的时钟抖动的要求也越来越严格，因为在较高频率领域，锁相环输出很小的抖动都可能造成传输数据的错误。因此，高速低抖动锁相环的设计就得到了较大的关注。　　本文首先对高速低抖动锁相环的研究背景和国内外研究现状做了基本的概括，然后对Ring VCO锁相环和LC VCO锁相环的工作原理做了介绍。之后，分别设计了两款应用于不同高速数据传输领域的锁相环，并进行了流片测试。　　在应用于Rapid IO2.2标准的锁相环设计之中，此通信标准对锁相环输出时钟频率的要求是1.5625GHz。本文采用Ring VCO锁相环结构，通过对VCO控制电压的反馈控制电路设计，得到了更加线性的压控振荡器频率电压调节关系，并增大了控制电压的线性调节范围，使得VCO的相位噪声在1MHz频偏处降低了2.31 dB，并且使得实现的锁相环测试输出抖动为13ps，且环路功耗为9.6mw，满足设计指标要求。　　在应用于串行传输背板传输的锁相环设计中，锁相环的工作频率为6.25GHz，采用LC VCO结构实现，在LC VCO中采用了可变电容偏压组合、源极退化电阻以及PMOS和NMOS交叉耦合对共同降低了VCO的相位噪声。在所设计的锁相环中，利用三组可变电容偏压得到了线性的可变电容C-V调谐曲线，使得最终环路的输出抖动为8.13ps，锁定时间在11μs，PLL整体功耗是18mw，达到了设计指标的要求。