【摘 要】
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针对电力电子领域的需求,我们采用自然采样法设计了一个全数字三相SPWM信号产生系统。课题组在前期阶段主要完成了系统设计,并使用Verilog语言编写各个模块。最后,生成IP软核
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针对电力电子领域的需求,我们采用自然采样法设计了一个全数字三相SPWM信号产生系统。课题组在前期阶段主要完成了系统设计,并使用Verilog语言编写各个模块。最后,生成IP软核,并通过仿真与FPGA验证。本文主要介绍本课题从IP软核开始所进行的ASIC后端设计。 在新加坡特许半导体0.35um工艺综合库的支持下,并通过对时序的约束,使用Synopsys Design Compiler (DC) 软件对IP软核进行了逻辑综合得到了门级网表。综合中,将ROM当成黑盒子来处理,从而解决了宏单元的综合问题。使用工具命令与手工修改网表相结合的方法来插入管脚PAD。 通过布局规划、宏单元放置、电源规划、放置标准单元、时钟树综合、布线等流程使用Synopsys Apollo软件来进行布局布线得到了版图。通过填充金属线的方式解决了金属密度规则问题,使用插入二极管的方式来解决了布线中出现的天线效应问题。从而,使版图通过了DRC和LVS验证。 对SPWM IP软核进行了前仿真,并对布局布线后输出的网表进行后仿真。在加入了器件延迟与布线延迟后,后仿输出波形对于系统时钟有15.02ns的延迟。西安理工大学硕士学位论文 设计采用特许半导体0.35um的工艺,从算法到版图的实现,以及芯片均已通过验证。整个系统达到了以卜指标:工作频率范围为10M一50M,动态功耗为42.32mw,芯片面积为1754.6x1746.2平方微米。【关键词】脉宽调制逻辑综合布局布线ASICIP软核本课题由陕西省教育厅归国人员研究基金资助. (项目编号:陕教外0177号)
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