近几十年来,半导体技术一直遵循摩尔定律的发展规律不断进步,新的工艺带来了芯片性能,面积和功耗方面的优势,推动着半导体行业乃至信息产业的不断发展。然而,诸如互连延时,串扰噪声,工艺偏差和可靠性等问题给物理设计带来了巨大的挑战,物理设计的质量对整颗芯片的性能影响也越来越显著。研究在深亚微米工艺下的芯片物理设计,加快时序收敛,缩短设计周期,改善设计质量,提高芯片可靠性将具有非常重要的实际意义。论文首先介绍了业界流行的物理设计流程,并研究和分析了基于40nm工艺物理设计的挑战,提出了一些有关电源分布,布局布线,时序分析和布线等物理设计方面的建议,这些建议对基于40nm工艺设计具有比较高的参考价值,也被应用到本课题中,并获得了很好的结果。同时对40nm与65nm及以上工艺在物理设计上的区别做了说明。在此基础上,以广泛运用的移动通信基站应用为背景,使用Synopsys公司的IC Compiler和PrimeTime工具完成了一款基于TSMC40nm工艺的商用通讯芯片其中一个模块的物理设计。该模块是一个容量为38400*1024的SRAM存储块,具有高速高吞吐率和低功耗特点,其中包含宏模块162个,标准单元数目大约60万,总面积换算成2输入与非门超过200万门。设计过程主要包括5个部分,包括布局规划和电源分布设计,布局,时钟树综合,布线设计,以及静态时序分析和信号完整性分析,综合考虑面积功耗等因素,确定尺寸为3576.6um*5659.2um,通过小心的布局布线优化以及时序和信号完整性分析,获得了好的设计结果,芯片利用率约60%,使用多阈值单元库尽可能降低了静态功耗,通过多种手段修复了时序和串扰噪声违例。此外,对课题中遇到的布线拥塞,功耗优化和时钟树综合问题,通过分析和对比试验等方式分别做了进一步的研究,并获得了一些对物理设计有帮助的结论。