AES密码芯片作为AES密码算法的重要载体,在电子商务、税收、通信等领域有广泛的应用。计算机技术的进步以及量子计算机的出现,使得原本安全的密码系统变得不再安全,对AES密码算法的安全性产生了一定威胁。旁路攻击技术的发展,使得AES密码芯片的安全性进一步降低。对AES密码芯片的安全性进行研究,提高AES密码芯片的安全性变得尤为重要。论文以构建基于AES算法的可演化安全SoC原型为目的,研究可演化AES密码芯片的关键技术。针对AES算法中关键部件S盒的非线性、差分均匀度及雪崩效应,设计了S盒演化生成算法,以提高AES算法的安全性。通过合并运算步骤,设计基于T盒的加解密方法,有效提升了运算速度。对AES算法加解密过程中的相似项进行提取,提出了一种加解密复用轮电路结构来有效节省电路资源。设计基于AXI-Lite总线的接口电路,结合加解密复用轮电路,实现了可动态加载S盒的可重构AES协处理器。在设计AES协处理器电路过程中,综合考虑对旁路攻击的防御,设计了基于掩码的抗功耗攻击电路结构;同时针对错误注入攻击,提出了一种基于数据冗余的容错电路结构。在Modelsim平台上,对AES协处理器的RTL级电路进行了仿真验证。基于Xilinx的FPGA,选用Microblaze作为控制器并移植S盒演化生成算法,结合AES协处理器,实现了可演化安全SoC原型。为验证所设计的可演化安全SoC原型的正确性,设计了上位机程序及其与Microblaze间的通信接口和通信协议,达到SoC演化、加解密等过程在线显示的目的。本文所设计的基于AES算法的可演化安全SoC原型,具有工作过程中算法安全性逐渐增强,电路设计能有效抵御旁路攻击的特性,为可演化AES密码芯片的实现奠定了基础。